【IC萌新虚拟项目】spt_core模块基于dc的综合环境搭建与面积时序优化

news/2024/5/19 19:20:35 标签: verilog, 芯片, systemverilog, IC

关于整个虚拟项目,请参考:

IC萌新虚拟项目】Package Process Unit项目全流程目录_尼德兰的喵的博客-CSDN博客

前言

当验证的同学正在疯狂写测试点,补充测试用例各种找茬找bug时候,设计的同学也要进入到跑综合修时序优化面积的阶段了。

还是老样子,关于芯片综合的知识就不在本文中赘述,项目仍以实践为导向。

综合环境

一般而言成熟的项目组或者芯片团队,综合环境是有同学专门负责搭建的,因此对于这一步大家就不需要担心了。虚拟项目中的综合环境如下:

dc
├── lib
│   └── ...
├── run
│   └── Makefile
├── script
│   ├── gain_rtl_path.py
│   └── run.tcl
└── sdc
    ├── clock.sdc
    ├── define.sdc
    └── io.sdc

lib目录为综合的库文件,script目录为目录解析脚本和tcl配置,sdc目录为模块的sdc配置,run目录进行模块综合操作。

需要说明一下,由于整个ppu系统包含了时钟分频(generate_clk)、sram时钟MUX等操作,对于搭建综合环境有一定的难度,而搭建环境并不是我们学习的重点,因此综合环境只针对spt_core模块进行,如果大家有兴趣可以自行搭建ppu整体的综合环境。

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http://www.niftyadmin.cn/n/4929171.html

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