【HISI IC萌新虚拟项目】Package Process Unit模块整体方案·PART3

news/2024/5/19 18:14:15 标签: verilog, 芯片, systemverilog, UVM, 嵌入式硬件

5. 模块方案说明

5.1CRG 模块方案说明

5.1.1简介

CRG 模块实现复位信号的滤抖功能,可滤除小于100ns的低电平复位毛刺,并对复位信号进行同步化处理。同时,对100MHz的输入时钟信号进行2分频,作为 CPU_IF模块和TEST_CORE模块的工作时钟。

5.1.2接口信号

信号 位宽 I/O 描述

http://www.niftyadmin.cn/n/341530.html

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