在verilog中，仅从alwasy关键字中不能直接看出设计者需要设计的是什么电路，为此SystemVerilog把always细化成always_comb, always_ff, 和always_latch。使综合工具可以自动检查各种细节，降低了设计失误的可能。

1：always_comb

always_comb表示设计者想要设计一个组合逻辑电路。中使用alway_comb以后，不必再写敏感信号列表。另外，always_comb会告诉综合工具，这里需要的是一个组合逻辑电路，假如我们设计时，if语句或者case语句没有写完整，在综合时，会报warning, 这里的语句被写成了latch。使用always，则不会收到这样的警告。

2：always_latch

指SystemVerilog专门为设计latch提供的关键字，同样不需要写敏感列表

3：always_ff

ff是flip_flop的缩写，它需要敏感信号列表，并且是边沿触发的，所以敏感信号列表里的信号，都需要加关键字posedge或negedge。